DDR2DDR3DQRD数据读测试,DDR2DDR3一致性测试,外包信号完整性测试实验室
![]() | 更新时间 2024-09-07 09:30:00 价格 请来电询价 联系电话 021-508006661201 联系手机 13813288915 联系人 周政 立即询价 |
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DDR2DDR3DQRD数据读测试,DDR2DDR3一致性测试,外包信号完整性测试实验室
匹配电阻的布局
为了提高信号质量,地址、控制信号一般要求在源端或终端增加匹配电阻;数据信号可以通过调节ODT 来实现,一般不加电阻。布局时要注意电阻的摆放,到电阻端的走线长度对信号质量有影响。布局原则如下:
对于源端匹配电阻靠近CPU(驱动)放,而对于并联端接则靠近负载端。
而对于终端VTT上拉电阻要放置在相应网络的末端,即靠近后一个DDR3颗粒的位置放置(T拓扑结构是靠近大T点放置);注意VTT上拉电阻到DDR3颗粒的走线越短越好;走线长度小于500mil;每个VTT上拉电阻对应放置一个VTT的滤波电容(多两个电阻共用一个电容);VTT电源一般直接在元件面同层铺铜来完成连接,所以放置滤波电容时需要兼顾两方面,一方面要保证有一定的电源通道,另一方面滤波电容不能离上拉电阻太远,以免影响滤波效果。
![](https://img2.11467.com/2023/04-21/1925883792.jpg)
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匹配电阻的布局
为了提高信号质量,地址、控制信号一般要求在源端或终端增加匹配电阻;数据信号可以通过调节ODT 来实现,一般不加电阻。布局时要注意电阻的摆放,到电阻端的走线长度对信号质量有影响。布局原则如下:
对于源端匹配电阻靠近CPU(驱动)放,而对于并联端接则靠近负载端。
而对于终端VTT上拉电阻要放置在相应网络的末端,即靠近后一个DDR3颗粒的位置放置(T拓扑结构是靠近大T点放置);注意VTT上拉电阻到DDR3颗粒的走线越短越好;走线长度小于500mil;每个VTT上拉电阻对应放置一个VTT的滤波电容(多两个电阻共用一个电容);VTT电源一般直接在元件面同层铺铜来完成连接,所以放置滤波电容时需要兼顾两方面,一方面要保证有一定的电源通道,另一方面滤波电容不能离上拉电阻太远,以免影响滤波效果。
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